lora
univrit
Tuesday,
Hours 3:30 PM
- 5:30 PM,
Ca' Vignal 2, Floor 1, room 69
Si invitano gli studenti interessati a partecipare al ricevimento a seguire le seguenti indicazioni:
Comunicare via email al docente, con almeno 2 giorni lavorativi di anticipo rispetto alla data desiderata, l'intenzione di partecipare al ricevimento. In caso di indisponibilità del docente, o esaurimento dei posti, il docente vi ricontatterà per fissare un appuntamento alternativo.
Nel caso in cui l'orario indicato non fosse compatibile con le proprie esigenze, è possibile richiedere un appuntamento alternativo previa disponibilità del docente. In tal caso, è necessario contattare il docente per accordarsi via e-mail con almeno 2 giorni lavorativi di anticipo rispetto alla data desiderata.
Importante: le e-mail provenienti da indirizzi email non istituzionali (ovvero, con domini diversi da @studenti.univr.it o @univr.it) non verranno tenute in considerazione. Inoltre, si raccomanda di utilizzare una dicitura chiara nell'oggetto dell'email (ad esempio, "Architettura degli Elaboratori - Richiesta ricevimento: DATA").
Inoltre, il ricevimento su appuntamento, fuori dall'orario indicato, è sospeso nei due giorni lavorativi precedenti a scadenze d'esame, quali appelli d'esame, prove parziali o scadenze per la consegna dei progetti di laboratorio.
Academic resume
(pdf, en, 280 KB, 15/04/24)
Modules running in the period selected: 13.
Click on the module to see the timetable and course details.
There you will find information, resources and services useful during your time at the University (Student’s exam record, your study plan on ESSE3, Distance Learning courses, university email account, office forms, administrative procedures, etc.). You can log into MyUnivr with your GIA login details: only in this way will you be able to receive notification of all the notices from your teachers and your secretariat via email and soon also via the Univr app.
MyUnivr| Topic | Description | Research area |
|---|---|---|
| Embedded system design | Design techniques for the automatic generation of embedded hardware/software starting from transactional level models (TLM) and with emphasis on: - TLM-RTL synthesis and abstraction - RTL-to-SW abstraction - TLM transactor generation - Device-driver generation - Embedded SW for multicore systems - Hardware description language-based modeling - Middleware-based design | Cyber-physical systems Embedded and cyber-physical systems |
| Progettazione di sistemi embedded e IoT | Tecniche per la progettazione automatica di hardware/software per sistemi embedded modellati a livello transazionale (TLM), con particolare attenzione a: - sintesi e astrazione RTL-TLM - astrazione da moduli RTL a software - generazione automatica di transattori TLM - generazione automatica di device driver - software embedded per sistemi multi-core e many-core - modellazione basata su linguaggi di descrizione dell'hardware - progettazione basata su middleware |
Physical and Cyber-physical systems
Sistemi fisici e ciberfisici |
| Sistemi ciberfisici | Tecniche per la modellazione, progettazione e verifica di sistemi ciberfisici, particolarmente orientate ai sistemi ciberfisici per la produzione - rappresentazione e verifica dei requisiti - software per la gestione della produzione - digital-twin |
Physical and Cyber-physical systems
Sistemi fisici e ciberfisici |
| Verifica di sistemi embedded | Tecniche per la verifica di sistemi embedded a diversi livelli di astrazione, con particolare attenzione a: - tecniche di verifica statica - tecniche di verifica dinamica - tecniche di verifica semi formale - verifica di sistemi ibridi e real-time |
Physical and Cyber-physical systems
Sistemi fisici e ciberfisici |
| Title | Starting date |
|---|---|
| Design Automation for Smart Factories — DeFacto (MSCA Individual - GF 2019) | 10/1/20 |
| ARS - Autonomous Robotic Surgery | 10/1/17 |
| A framework for efficient TLM modeling and simulation of smart systems | 2/29/16 |
| TOYS - TOward Industrial Smart DisplaYS - Joint Projects 2015 | 1/1/16 |
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